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台電◆數位邏輯(設計)
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96年 - 96 台灣電力公司_養成班及用人當地化甄試試題:數位邏輯設計#125209
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31. 【圖8】為 CMOS 之邏輯電路, A、B、C 為輸 入, Y 為輸出, 試問 Y 屬於何種運算邏輯?
(A) 反或閘
(B) 反及閘
(C) 或閘
(D) 及閘
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B1 · 2025/09/28
#6805300
1. 題目解析 題目要求我們根據給定的...
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相關試題
32. 試問當 A、B、C、D 輸入分別為 “0”、“0”、“1”、“1” 時, 繼電器的接點狀態為: (A) 閉合 (close) (B) 打開 (open) (C) ON/OFF 交互動作 (D) Don't Care
#3383882
33. 承上題, 若 A、B、C、D 輸入都為 “1” 時, 繼電器的接點狀態為:(A) 閉合 (close)(B) 打開 (open)(C) ON/OFF 交互動作(D) Don't Care
#3383883
34. 在數位系統中, 有時需要將許多通道訊號合成一條訊號, 以利傳送輸出, 這種裝置稱為:(A) 編碼器(B) 加法器(C) 算數單元(D) 多工器
#3383884
35. 一個三位元偶同位產生器, 當輸入資料都是 “1” 時, 其同位輸出為:(A) 1(B) 0(C) 高阻態(D) Don't Care
#3383885
36. 一般 CMOS IC 空腳之處理方式為:(A) 固定接 “1”(B) 固定接 “0”(C) Don't Care(D) 視邏輯特性接 “0” 或 “1”
#3383886
37. 下列敘述何者錯誤?(A) J=1, K=1, 時序脈波輸入後, 輸出端 Qn+1 = (B) J=0, K=0, 時序脈波輸入後, 輸出端 Qn+1 = Qn (C) J=1, K=0, 時序脈波輸入後, 輸出端 Qn+1 為 “1” (D) 當時序脈波一直維持在 “1” 的狀態, 也會產生競賽狀況(race condition)
#3383887
38. 承上題, 若 J、K 兩輸入端連接在一起, 則此正反器成為:(A) RS 正反器(B) D 型正反器(C) 反相器(D) T 型正反器
#3383888
39. 承【題37】, 當在 t 週期時輸出端 Q 為 “1”, 在下四個週期之 JK 訊號分別為11→01→10→00, 則輸出端 Q 在此四個週期期間之變化為:(A) 1→0→1→0(B) 0→0→1→1(C) 1→1→0→0(D) 1→0→1→1
#3383889
40. 則至少要用幾個正反器?(A) 7(B) 8(C) 6(D) 5
#3383890
41. 承【題40】, 若每個正反器的延遲時間為 12.5 ns (1 ns = 10-9秒), 則輸入計時脈衝的最高 頻率不可超過多少 MHz? (A) 50 (B) 20 (C) 10 (D) 80
#3383891
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